Съдържание:

Проектиране на UART във VHDL: 5 стъпки
Проектиране на UART във VHDL: 5 стъпки

Видео: Проектиране на UART във VHDL: 5 стъпки

Видео: Проектиране на UART във VHDL: 5 стъпки
Видео: LetterArt And UArt#LetterArt #Uart #SpeedDrawing #DailyLetterSketches #CreativeAlphabets #Popular 2024, Юли
Anonim
Дизайн на UART във VHDL
Дизайн на UART във VHDL

UART означава универсален асинхронен приемник. Това е най -популярният и най -прост протокол за серийна комуникация. В тази инструкция ще научите как да проектирате UART модул във VHDL.

Стъпка 1: Какво е UART?

За да комуникират с различни периферни устройства, процесорите или контролерите обикновено използват UART комуникация. Това е проста и бърза серийна комуникация. Тъй като UART е минимално изискване в почти всички процесори, те обикновено са проектирани като Soft IP ядра във VHDL или Verilog за повторна употреба и лекота на интеграция.

Стъпка 2: Спецификации

Спецификациите на проектирания UART са дадени по -долу:

* Стандартни UART сигнали.

* Конфигурируема скорост на предаване от 600-115200.

* Вземане на проби = 8x @приемник

* FPGA доказан дизайн - на платка Xilinx Artix 7.

* Тествано на UART периферни устройства, Hyperterminal успешно - всички скорости

Стъпка 3: Дизайн подход

  1. Ще проектираме 3 модула, които ще интегрираме по -късно, за да завършим UART.

    • Модул на предавателя: Грижи се за предаването на серийни данни
    • Модул на приемника: Грижи се за приемането на серийни данни
    • Модул за генератор на бод: Грижи се за генерирането на такт за предаване.
  2. Модулът на генератора на Baud е динамично конфигуриран. Той генерира два тактови такта от основния часовник, според желаната скорост. Един за предавател, друг за приемник.
  3. Приемният модул използва честота на дискретизация 8x, за да сведе до минимум вероятността от грешка при приемане, т.е.
  4. Контролни сигнали за управление на предаването и приемането, както и сигнал за прекъсване.
  5. Стандартен UART сериен интерфейс без бит за паритет, един стоп и стартов бит, 8 бита данни.
  6. Паралелен интерфейс за комуникация с хост, т.е. процесор или контролер, който подава и получава паралелни данни към и от UART.

Стъпка 4: Резултати от симулацията

Резултати от симулацията
Резултати от симулацията

Стъпка 5: Прикачени файлове

* UART предавател модул -vhd файл

* UART приемник модул - vhd файл

* Модул за генератор на бод - vhd файл

* UART модул - Основният горен модул, интегриращ горните модули - vhd файл

* Пълна документация на UART IP Core - pdf

За всякакви въпроси, не се колебайте да се свържете с мен:

Миту Радж

следвайте ме:

За запитвания се свържете с: [email protected]

Препоръчано:

Проектиране на прост четирипосочен контролер за асоцииран кеш във VHDL: 4 стъпки

Проектиране на прост четирипосочен контролер за асоцииран кеш във VHDL: 4 стъпки

Проектиране на прост четирипосочен контролер за асоцииран кеш във VHDL: В предишните ми инструкции видяхме как да проектираме прост директно картографиран кеш контролер. Този път вървим крачка напред. Ще проектираме прост четирипосочен контролер за асоциативен кеш. Предимство? По -малък процент пропуски, но с цената на перфо

Проектиране на програмируем контролер за прекъсвания във VHDL: 4 стъпки

Проектиране на програмируем контролер за прекъсвания във VHDL: 4 стъпки

Проектиране на програмируем контролер за прекъсвания във VHDL: Уморен съм от вида на отговорите, които получавам в този блог. Благодаря ви момчета, че посетихте моя блог и ме мотивирахте да споделя знанията си с вас. Този път ще представя дизайна на друг интересен модул, който виждаме във всички SOC - Interrupt C

Проектиране на обикновен кеш контролер във VHDL: 4 стъпки

Проектиране на обикновен кеш контролер във VHDL: 4 стъпки

Дизайн на прост кеш контролер във VHDL: Пиша тази инструкция, защото ми беше малко трудно да получа някакъв референтен VHDL код, за да науча и да започна да проектирам кеш контролер. Затова сам проектирах кеш контролер от нулата и го тествах успешно на FPGA. Имам п

Дизайн на I2C Master във VHDL: 5 стъпки

Дизайн на I2C Master във VHDL: 5 стъпки

Дизайн на I2C Master във VHDL: В тази инструкция се обсъжда проектирането на прост I2C master във VHDL. ЗАБЕЛЕЖКА: щракнете върху всяко изображение, за да видите пълното изображение

Проектиране на обикновен VGA контролер във VHDL и Verilog: 5 стъпки

Проектиране на обикновен VGA контролер във VHDL и Verilog: 5 стъпки

Дизайн на прост VGA контролер във VHDL и Verilog: В тази инструкция ще проектираме прост VGA контролер в RTL. VGA контролер е цифровата схема, предназначена за задвижване на VGA дисплеи. Той чете от Frame Buffer (VGA Memory), който представлява рамката за показване и генерира необходимо